집적회로(VLSI)의 설계 과정
VLSI 설계
전반부 : Gate Level 설계
후반부 : Layout 데이터 생성
최근의 설계
전반부 : 동작적 설계(Behavioral Design) ==] Gate Level 설계
후반부 : Layout 데이터 생성
2.1 상위 레벨 합성(High Level Synthesis)
2비트 입력 4비트 출력
X(0) F(0)
X(1) F(1)
Y(0) F(2)
Y(1) F(3)
(a) 설계 사양의 블록도 (b) 설계 사양의 입출력
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity exam is
port(X, Y : in std_logic_vector(1 downto 0);
F : out std_logic_vector(3 downto 0));
end exam;
architecture data_flow of exam is
begin
F [= (X * X) + (X * Y) + (Y * Y);
end data_flow;
(c) VHDL로 표현된 설계 사양
그림 2.1.1 설계 사양
(a)
(b)
그림 2.1.2 CDFG로 표현된 중간 형태
(a) 멀티사이클링 (b) 체이닝
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2014.09.26
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