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VHDL의모든것
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◑ VHDL(Very High Speed Integrated Circuit Hardware Description Language) 특징
VHDL은 IEEE에 의해 공인되어 하드웨어 개발과 문서화에 표준언어로 사용된다.
광범위한 기술 능력으로 시스템 레벨에서 게이트 레벨까지 하드웨어 회로 표현이 가능하다.
◑ VHDL 규칙과 표현
1. VHDL의 규칙
① VHDL은 다른 언어와는 달리 대소문자의 구분을 요구하지 않는다.
② 파일명은 반드시 공백을 가지지 않는 문자열이어야 한다.
③ VHDL에서 문장간의 구별은 여느 프로그램 언어와 같이 세미콜론( ; )으로 표시한다.
또한 주석은 --로 표시하며 이는 VHDL의 수행에는 영향을 미치지 않으므로 프로그램에 대한 설명 등의 문서화를 위해서 사용할 수 있다. 주석 부호가 있는 부분부터 그 줄 끝까지 주석문으로 간주한다.
2. VHDL의 기본 구성과 표현
VHDL의 기본 구성으로써 여러 가지 종류의 Design Unit이 있다. 그중 가장 기본이 되는 최소한의 단위로써 Entity Declaration과 Architecture Body가 있다.
객체(Object)와 자료형(Data Type) 및 연산자(Operator)
동작적 표현(Behavioral Description)과 구조적 표현(Structural Description)
순차 처리문과 병행 처리문
Entity 선언과 Architecture Body 선언
1. Entity 선언부는 사용자가 설계하고자 하는 시스템의 외적 연결을 담당하는 부분이다. 회로의 내부적인 구조나 연결 등을 고려할 필요가 없으며 여기서 정의한 것을 통해 다음의 Architecture Body에서 내부적 동작을 여러 가지 방법으로 표현할 수 있다. 다시말해 외부와의 통신을 위한 입출력 선을 정의하는 것을 Entity 선언이라고 한다. 간단히 2 입력 and 게이트 회로를 가지고 예를 들어 보겠다.
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2011.03.10
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