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전자공학 실험 - 래치와 플립플롭
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래치와 플립플롭
1. 실험 목적
- SR 래치와 D 래치에 대한 논리회로를 이해하고, 각 래치에서 출력을 예측할 수 없는 경우를 분석한다. 주종 JK 플립플롭과 에지트리거 JK 플립플롭의 구조와 동작원리를 이해한다.
2. 실험 해설
A. Latches/Filp-flops
- 기본적인 기억소자로서 1비트의 정보를 저장할 수 있는 가장 간단한 형태가 래치회로이다. 래치는 모든 입력신호의 변화에 대해 clock 펄스와 관계없이 출력이 언제든지 변화될 수 있는 소자이다. 반면 플립플롭은 clock 펄스에 따라 입력상태가 샘플되어 출력상태를 변화시키는 소자를 일반적으로 일컫는데 혼용해 쓰기도 한다.
B. SR(Set-Reset) latch
- SR 래치에는 NOR 게이트를 사용한 SR NOR 래치 또는 NAND 게이트를 사용한 NAND 래치 형태가 있다. [그림 1]은 각각의 논리도이다.
[그림 1] SR latch
입력
출력
SRQ
00
last Q
last
010110101100
[표 1] 진리표
- 특성표에서 SR NOR 래치 동작 특성은 SR = 00이면 래치의 상태느 s이전의 상태로 유지하고(hold), SR = 01이면 Q=0으로 리셋상태, SR=10이면 Q=1으로 셋상태로 됨을 나타낸다. SR = 11일 때는 SR NOR 래치에서 Q와 가 모두 0으로 나타낸다.
[그림 2] SR latch의 timing 및 그 변수들
C. D latch
- [그림 3]은 D래치로 래치에서 S와 R이 동시에 1이 되는 문제를 해결하고 D의 입력 C가 High가 되는 시간에 지연되어 출력 Q에 전달되도록 한다.
[그림 3] D latch
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2014.09.26
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